一种用于相干解调的 FPGA 时序优化方法

电子信息

本发明公开了一种用于相干解调的 FPGA 时序优化方法。所述 FPGA 时序优化方法包括对 FPGA 进行流水线设计；判断是否存在总 延时超过延时阈值δ的路径；判断目标路径中逻辑延时与布线延时的 比值 k 是否大于等于延时比例阈值ε；将所述目标路径对应算法模块 中的算法设置为穷举法，并将该算法模块所有可能的计算结果存储于 只读存储器中；重新设置 FPGA 的最大扇出直至所有路径总延时的最 大值小于等于延时阈值δ。本发明通过逻辑优化的方法，从而解决了 有反馈或者迭代运算而不能使用流水线设计进行优化的问

试用