本发明公开了一种可寻址层析视场的液晶基成像探测芯片。包括面阵电控液晶成像微透镜和面阵光敏探测器，其中，单元电控液晶成像微透镜用于对目标通过物镜形成的压缩光场执行进一步的汇聚式压缩，通过调变加载在所述面阵电控液晶成像微透镜上的信号电压的均方幅值，调变所述单元电控液晶成像微透镜的光汇聚能力，进而调变由物镜和所述单元电控液晶成像微透镜共同确定的目标对焦平面，从而在深度方向上改变能清晰成像的目标图层，执行成像视场在深度

本发明公开了一种倒装 LED 芯片在线检测的收光方法，该收光 测试方法包括如下步骤：待测试芯片被移动至积分球收光口的上方； 设置于积分球下方的积分球升降装置向上运动，使所积分球的收光口 对准所述待测试的倒装 LED 芯片的发光侧，并且使设置于积分球收光 口处的板片贴紧装载待测试倒装 LED 芯片的盘片。按照本发明设计的 收光测试组件，能够成功地解决倒装 LED 芯片电机和发光面不同侧的 问题，具有高的收光精度，尤其与倒装 LED 芯片在线检测装置配合使 用，能够显著提高性能，实现倒装 LED 芯片的

本发明提供了一种多相位时钟产生器，该多相位时钟产生器通过对输入时钟信号进行处理，输出与N个对应于不同相位的注入电流信号，N为4的整数倍，并在交叉耦合环形振荡器中设置交叉耦合环路，该环路基于相位顺序分别与N/4个二级环形振荡器中各输出节点相耦接，二级环形振荡器通过交叉耦合机制，实现了高工作频率、高稳定性的振荡频率输出和低误差的相位对齐，使得其能够输出N个等间隔相位的振荡时钟信号，由于二级环形振荡器中的各输出节点还基于相位顺序被输入注入电流信号，对二级环形振荡器完成了频率和相位的锁定，该频率与输入时钟信号的频率相同，且相位噪声非常低，从而，本发明可以生成低相位噪声、高相位精度的高速多相位时钟信号。

本实用新型公开了一种具有图案化微结构阵列的电容式触觉传感器。由从上至下依次的指纹状表面微凸起、上层电容电极基底、上层电容电极、二维正弦微凸起介电层、下层电容电极和下层电容电极基底层叠而成，指纹状表面微凸起用于接收外部力刺激，上、下层电容电极基底作为结构支撑，上、下层电容电极上的电极极片串联方向呈正交布置，并与二维正弦微凸起介电层三者共同构成传感器的电容主体。本实用新型能用于解决传感器对于多维力的高灵敏度实时检测问题，可在对灵敏度要求高的人工假肢、手术机械手等领域应用。

本发明公开了一种基于 FPGA 的红外焦平面阵列条带状非均匀性校正系统和方法，属于红外成像技术领域。本发明以中值红外均衡算法(MIRE)为核心，针对算法以及 FPGA 的特性进行了优化，包括图像缓存模块、参数计算模块、非均匀性校正模块与数据输出模块。参数计算模块根据上位机指令得到加权系数，原始图像经过缓存后，按列方向顺序输入非均匀性校正模块得到每一列图像的直方图、累计直方图与逆直方图，然后通过对累计直方图和逆直方图进

本发明公开了一种采用移相梳状滤波阵列的光子型数字微波测频方法及装置。载波抑制型单边带调制下，待测微波信号加载到一个连续激光光源上生成单个光边带，然后输入到移相梳状滤波阵列中；该滤波阵列包含N个并行的梳状滤波响应，其中自由频谱区均为FSR且相邻梳状滤波响应的相对相移量为π/N；对N个梳状滤波响应及参考臂的输出光功率进行检测、对比和判决后，获得N比特数字编码的测频结果，其测频范围和分辨率分别为FSR和FSR/(2N)。同时，给出了以单个高双折射元件构建移相梳状滤波阵列的具体装置。本发明既具有光子型技术的优点，又易与各种数字接收处理设备融合和兼容，应用前景十分广泛。

1. 痛点问题 目前硅基太阳能电池占据着太阳能电池的主导地位，其中单晶硅电池转换效率已可以达到25%左右，但它们需要比较多的单晶硅材料，生产成本高。而对于多晶硅，由于缺陷较多，转换效率比较低。III-V族材料转换效率高，但是材料和生产成本居高不下，难以推广使用。虽然可以利用纳米柱阵列来提高光吸收能力及减少材料成本，但是由于纳米柱结构具有很大的表面积，载流子较大的表面复合严重影响着器件的性能，而且需要昂贵的设备生长径向异质结和控制掺杂浓度。 2. 解决方案 本项目提出一种磷化铟纳米柱径向同质结阵列结构的简单制备方法，目前已完成高效太阳能电池验证和原型器件的制备，另还有可见光探测器等在研。 本方法是在磷化铟纳米柱制备过程中，利用刻蚀气体中加入氢气，可以同时实现了磷化铟纳米柱阵列和径向同质结的制备，通过控制刻蚀时间及氢气含量，精确控制磷化铟表面掺杂浓度及深度，相比于其他生长径向同质结的方法，本方法设备简单，制备效率高。在降低成本方面，纳米柱结构相比于平面结构具有更好的陷光效应，只需使用少量的材料便可以实现高效光吸收。 合作需求 本项目下一步发展需求主要集中在与太阳能电池相关企业的技术和产品合作，优化和固定产品制作工艺流程，降低生产成本。其次是资本投资、政府政策等方面的扶持。需要的外部资源主要是产业的工程化和市场资源。

本发明设计了一种集成宽带小型化和差相位比较网络的单脉冲天线阵列，包括小型化宽带平面和差相位比较网络和平面八木阵列天线；小型化宽带平面和差相位比较网络由双面平行带线构成，包括第一级网络和第二级网络，第一级网络包括第一级环形耦合器，第二级网络包括两个第二级环形耦合器，耦合器环形部分设置有反相器，反相器上下两层之间通过金属化通孔形成电连接。 本发明增加了和差相位比较网络的带宽，并具有更小的结构尺寸，比一般的T型功分馈电网络的尺寸还小，同时不需要馈电网络到天线间的过渡结构；采用平面结构大大简化了整体构造，加工难度低，易于大规模生产，且易于同其它平面电路集成，尤其适合集成在雷达系统中，安装调试极为方便。

深圳国际研究生院弥胜利副研究员团队与深圳市华迈生物医疗科技有限公司合作，在前期微流控芯片工作成果的基础上快速响应，积极申报新型冠状病毒感染应急防治专项，开展基于微流控芯片技术的便携式核酸快检系统研究的科研攻关任务，致力于研发并建立一种低消耗、低成本、高通量、自动化操作的微流控芯片及其检测方法。 该微流控芯片技术可以大大缩短确诊时间，减少人力的投入，以便于医护人员更加有序和高效地开展防控工作；同时，该技术还可作为核酸检测的通用技术，在未来广泛地应用于多种疾病的检测和预防。目前，样机的主要模块已搭建完成，后期将完成软硬件联调，准备申请医疗注册证。

一、项目简介 随着AlphaGo及其Zero的相继推出，近年来以神经网络计算为基础的深度学习及相关优化算法已成为人们研究AI的热点。深度学习算法在AlphaGo中的成功应用主要是依赖神经网络监督学习的网络层次及神经元数量提升，而其Zero的应用不同则是在于引进了博弈优化的思想，这就给以并行计算为核心的神经网络优化算法理论研究提供新的思路。 鉴于传统神经网络优化算法面临非全局优化的难题，我们基于吉布斯分布采样优化计算，提出一种以脉冲神经元构成的混合网络结构动力学系统来实现的神经网络全局优化算法，引进纳什平衡理论来优化的神经网络计算方案，并设计一款相应的通用神经网络并行处理器芯片，以新型芯片编程架构模拟人脑功能进行感知、行为和思考新型芯。 二、前期研究基础 本团队主要是由厦门大学福建省集成电路设计工程技术研究中心、厦门大学集成电路设计与测试分析福建省高校重点实验室的教师与学生组成的，主要从事人工智能、网络通讯、集成电路设计、纳米单电子器件等方面的研究工作，并积累了深厚的研究基础。团队首席科学家郭东辉教授十多年前曾在美国加州Berkeley 大学非线性电路实验室访问，从事有关细胞神经网络(CNN)有关课题的研究，先后主持国家自然科学基金项目五项，其中与神经网络研究内容相关的有两项，分别是《视觉神经网络光电集成系统的研究》(批准号：69686004)和《混沌神经网络加密算法及其相应集成电路的设计研究》(批准号：60076015)。 本团队同时也是厦门市集成电路设计公共服务平台的主要技术支撑单位。在厦门市科技重大专项经费的支持下，我们配备了开展模拟及数字SOC 芯片设计所需要的各种EDA 工具和IC 测试设备。此外，厦门集成电路设计公共服务平台也是TSMC、SMIC 等芯片制造厂重要合作伙伴，并与厦门联芯、三安集成等芯片制造厂也有长期的合作协议，可以进行包括射频及功率芯片在内各类模拟及数字SOC 芯片的设计流片。同样，在学校211 和985 经费的支持下，本团队也独立配备了8 台IBM 服务器分别运行MATLAB、OPNET、SPW、ANSYS、Silvaco TCAD 等系统设计与器件工艺仿真工具。本团队所在的微电子与集成电路学科也已列入我校“双一流”建设学科，有关类脑芯片设计相关课题研究所需要的科研环境建设将得到重点支持。特别是厦门联芯公司在量产后，已将本团队作为其先导技术开发的重要合作伙伴，也委托我们开发相应的器件模型及电路工艺库。在厦门火炬高新区及厦门市IC 平台的支持下，厦门联芯公司还可以为我们团队提供免费的MPW流片业务。 自2009年，本团队与福建新大陆电脑股份有限公司签署 “共建SoC联合实验室”以来，基于该平台，每年合作项目经费近百万，同时还完成了多项横向合作项目：面向金融、税控的专用信息处理与控制SoC芯片开发、安全密码算法研究、区块链接技术研究等等，培养了大批优秀的硕士毕业生；厦门市美亚柏科信息股份有限公司是本团队的长期合作伙伴之一。 总之，不管从算法理论研究还是从应用技术开发来看，本课题组已具备相当优秀的研究基础和研究经验，以及显著的前沿技术攻关能力。 三、应用技术成果我们的相关研究成果也得到企业界的重视和肯定，课题组先后承担过如深圳 华为公司首歀交换芯片项目的调度算法设计、福建新大陆首款二维码识别芯片的算法及后端版图综合设计、台湾盛群公司首款32 位处理器及专用处理器编译器开发和厦门元顺公司多款电源管理芯片的设计。最近课题组还为我国某研究机构开发28nm 的低功耗设计流程专门设计一款挂载加可重构解密算法协处理器的32 位通用处理器验证芯片。