传统计算机采用分立的处理器和存储器，所有计算数据都要通过总线进行搬运，造成了存储墙、功耗墙等突出问题。基于忆阻器的神经形态器件能够在物理层面模拟生物突触、神经元信息处理功能，从而实现局域的存算融合，从根本上解决冯诺依曼瓶颈，带来巨大的性能和能效提升。

本发明公开了一种基于忆阻器的通用编程模块及其操作方法， 可编程模块包括阻变元件、电阻 R1、第一 N 型 MOS 管、第一 P 型 MOS 管、第二 N 型 MOS 管和第二 P 型 MOS 管；第一 N 型 MOS 管 的漏极和第一 P 型 MOS 管的漏极均连接至阻变元件的一端，第一 N 型 MOS 管的源极和第一 P 型 MOS 管的源极连接后与电阻 R1 的一端 连接，第一 N 型 MOS 管的栅极与第一 P 型 MOS

本发明公开了一种基于忆阻器的可编程模拟电路及其操作方法， 可编程模拟电路包括：阻变元件、第一电阻、第二电阻、N 型 MOS 管 和 P 型 MOS 管；第一电阻的一端作为可编程模拟电路的第一端口，阻 变元件的一端与第一电阻的另一端连接，阻变元件的另一端作为可编 程模拟电路的第二端口；N 型 MOS 管的漏极和 P 型 MOS 管的漏极均 连接至阻变元件的另一端，N 型 MOS 管的源极和 P 型 MOS 管的源极 均

本发明公开了一种基于忆阻器的逻辑门电路；非门电路包括第一多路选择器、第二多路选择器、第一电阻、第一忆阻器和第一接地开关；第二多路选择器的一路作为非门输入端；第一电阻一端作为非门输出端。与非门电路包括第三、第四、第五多路选择器、第二电阻、第二忆阻器、第三忆阻器、第二接地开关和第三接地开关；第四多路选择器的一路作为与非门第一输入端；第五多路选择器的一路作为与非门第二输入端。第二电阻一端作为与非门输出端。或非门电路包括

本发明公开了一种基于运算放大器的忆阻器编程电路及其操作 方法，编程电路包括：阻变元件、运算放大器、脉冲开关、第一电阻； 运算放大器的反相输入端作为编程电路的输入端，同时连接阻变元件 的一端；阻变元件的另一端连接脉冲开关的一端，同时连接第一电阻 的一端；第一电阻的另一端作为编程电路的输出端，同时连接运算放 大器的输出端；脉冲开关的另一端作为脉冲输入端；运算放大器的同 相输入端接地。本发明利用阻变元件的阈值电压性质，通过

随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。 目前被广泛使用的经典冯·诺依曼计算架构下数据存储与处理是分离的，存储器与处理器之间通过数据总线进行数据传输，在面向大数据分析等应用场景中，这种计算架构已成为高性能低功耗计算系统的主要瓶颈之一：数据总线的有限带宽严重制约了处理器的性能与效率，且存储器与处理器之间存在严重性能不匹配问题。忆阻器存算一体系统把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用阻变器件进行数据存储与处理，通过将器件组织成为交叉阵列形式，实现存算一体的矩阵向量乘计算。忆阻器存算一体系统可以避免数据在存储和计算中反复搬移带来的时间和能量开销，消除了传统计算系统中的“存储墙”与“功耗墙”问题，可以高效、并行的完成基础的矩阵向量乘计算，未来极有潜力成为支撑人工智能等新兴应用的核心技术。 清华大学吴华强教授团队实现了材料与器件、电路设计、架构和算法的软硬件协同等多方面原始创新，解决了系统精度损失等被广泛关注的难题： 材料与器件创新。科研团队选择了电学特性稳定的二氧化铪作为忆阻层核心材料，提出了通过插入少量氧化铝层来固定离子分布、抑制晶粒间界形成的新理论，提出了引入热增强层的新原理器件结构，成功抑制了忆阻器非理想特性的产生。 电路设计创新。开发了一套忆阻器与晶体管的混合电路设计方法，提出“差分电阻”设计思想，采取源线电流镜限流设计，抑制了忆阻器电路中可能产生的各种计算误差。 算法创新。提出了混合训练算法，仅用小数据量训练神经网络并只更新最后一层网络的权重，即可将存算一体硬件系统的计算精度达到与软件理论值相同的水平。 “技术链”创新。从“单点技术突破”拓展到“技术链突破”，开发了针对忆阻器存算一体芯片的电子设计自动化（EDA）工具，打通了从电路模块设计到系统综合再到芯片验证的设计全流程。 上述理论和方法发表于《自然》《自然·纳米技术》《自然·通讯》等国际顶级期刊，以及被誉为“集成电路奥林匹克”的“国际固态电路大会”等顶级学术会议。研究成果被“国际半导体技术路线图”和30多部综述文章长篇幅引用。团队已在该研究方向申请国内外专利72项，其中30项已获得授权，知识产权完全自主可控。 团队已研制出全球首款忆阻器存算一体芯片和系统，集成了8个忆阻器阵列和完整的外围控制电路，以更小的功耗和更低的硬件成本大幅提升了计算设备的算力。全系统的计算能效比当前主流的人工智能计算平台——图形处理器（GPU）高两个数量级。团队还设计了一款基于130nm工艺研制的完整忆阻器存算一体芯片，在MNIST数据集上计算速度已超过市面上28nm工艺的四核CPU产品近20倍，能效有近千倍的优势。

项目成果/简介:随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。

本发明公开了一种基于忆阻器的联想记忆电路，包括忆阻器、 第一电阻、第二电阻和运算比较器；第一电阻和忆阻器依次串联在运 算比较器的第一输入端，忆阻器的非串联连接端作为联想记忆电路的 第一输入端；第一电阻和忆阻器的串联连接端作为联想记忆电路的第 二输入端；第二电阻的一端连接至运算比较器的第一输入端，第二电 阻的另一端接地；运算比较器的第二输入端用于连接参考电压，运算 比较器的输出端作为联想记忆电路的输出端；联想记忆电路的

本发明公开了一种基于忆阻器的逻辑非门电路；包括：第六忆 阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作 为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压； 所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的 输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所 述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出 端。本发明能实现现有门电路的逻辑处理功能，提高了电子设

本发明公开了一种基于忆阻器的非易失性 SR 触发器电路；包括忆阻器 ME、定值电阻 Rd、第一 MOS 管、第二 MOS 管、第三 MOS管、第四 MOS 管、第五 MOS 管、第一反相器 N1、第二反相器 N2、第三反相器 N3 以及第四反相器 N4，以及将忆阻器与定值电阻串联构·721·成的分压电路读取模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了 SR 触发器的锁存以及置位和复位功