传统计算机采用分立的处理器和存储器，所有计算数据都要通过总线进行搬运，造成了存储墙、功耗墙等突出问题。基于忆阻器的神经形态器件能够在物理层面模拟生物突触、神经元信息处理功能，从而实现局域的存算融合，从根本上解决冯诺依曼瓶颈，带来巨大的性能和能效提升。

本发明公开了一种基于忆阻器的逻辑门电路；非门电路包括第一多路选择器、第二多路选择器、第一电阻、第一忆阻器和第一接地开关；第二多路选择器的一路作为非门输入端；第一电阻一端作为非门输出端。与非门电路包括第三、第四、第五多路选择器、第二电阻、第二忆阻器、第三忆阻器、第二接地开关和第三接地开关；第四多路选择器的一路作为与非门第一输入端；第五多路选择器的一路作为与非门第二输入端。第二电阻一端作为与非门输出端。或非门电路包括

        技术成熟度：技术突破         传统CMOS工艺的图形处理器通常是由探测、存储、处理等多个分立系统构成，不可避免的增加了集成电路的复杂性、功耗和成本，忆阻器在新型信息存储器件、存算一体化技术及人工神经网络等领域有着巨大应用潜力。         研发团队发展的感存算一体化新型光电忆阻材料与器件能够解决传统人工视听觉系统在容量、集成度、速度等方面的技术瓶颈问题，是实现高效智能视听觉传感系统的基础。研发团队首次在基于氧化钨材料忆阻突触器件的视听觉系统中模拟了速度检测的多普勒频移信息处理，进而实现高通滤波和处理具有相对时序和频移的尖峰数据。这些结果为视听觉运动感知的模拟提供了新机会，促进了其在未来神经形态传感领域的应用。         意向开展成果转化的前提条件：中试放大及产业化工艺开发资金支持

随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。 目前被广泛使用的经典冯·诺依曼计算架构下数据存储与处理是分离的，存储器与处理器之间通过数据总线进行数据传输，在面向大数据分析等应用场景中，这种计算架构已成为高性能低功耗计算系统的主要瓶颈之一：数据总线的有限带宽严重制约了处理器的性能与效率，且存储器与处理器之间存在严重性能不匹配问题。忆阻器存算一体系统把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用阻变器件进行数据存储与处理，通过将器件组织成为交叉阵列形式，实现存算一体的矩阵向量乘计算。忆阻器存算一体系统可以避免数据在存储和计算中反复搬移带来的时间和能量开销，消除了传统计算系统中的“存储墙”与“功耗墙”问题，可以高效、并行的完成基础的矩阵向量乘计算，未来极有潜力成为支撑人工智能等新兴应用的核心技术。 清华大学吴华强教授团队实现了材料与器件、电路设计、架构和算法的软硬件协同等多方面原始创新，解决了系统精度损失等被广泛关注的难题： 材料与器件创新。科研团队选择了电学特性稳定的二氧化铪作为忆阻层核心材料，提出了通过插入少量氧化铝层来固定离子分布、抑制晶粒间界形成的新理论，提出了引入热增强层的新原理器件结构，成功抑制了忆阻器非理想特性的产生。 电路设计创新。开发了一套忆阻器与晶体管的混合电路设计方法，提出“差分电阻”设计思想，采取源线电流镜限流设计，抑制了忆阻器电路中可能产生的各种计算误差。 算法创新。提出了混合训练算法，仅用小数据量训练神经网络并只更新最后一层网络的权重，即可将存算一体硬件系统的计算精度达到与软件理论值相同的水平。 “技术链”创新。从“单点技术突破”拓展到“技术链突破”，开发了针对忆阻器存算一体芯片的电子设计自动化（EDA）工具，打通了从电路模块设计到系统综合再到芯片验证的设计全流程。 上述理论和方法发表于《自然》《自然·纳米技术》《自然·通讯》等国际顶级期刊，以及被誉为“集成电路奥林匹克”的“国际固态电路大会”等顶级学术会议。研究成果被“国际半导体技术路线图”和30多部综述文章长篇幅引用。团队已在该研究方向申请国内外专利72项，其中30项已获得授权，知识产权完全自主可控。 团队已研制出全球首款忆阻器存算一体芯片和系统，集成了8个忆阻器阵列和完整的外围控制电路，以更小的功耗和更低的硬件成本大幅提升了计算设备的算力。全系统的计算能效比当前主流的人工智能计算平台——图形处理器（GPU）高两个数量级。团队还设计了一款基于130nm工艺研制的完整忆阻器存算一体芯片，在MNIST数据集上计算速度已超过市面上28nm工艺的四核CPU产品近20倍，能效有近千倍的优势。

项目成果/简介:随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。

本发明公开了一种基于忆阻器的联想记忆电路，包括忆阻器、 第一电阻、第二电阻和运算比较器；第一电阻和忆阻器依次串联在运 算比较器的第一输入端，忆阻器的非串联连接端作为联想记忆电路的 第一输入端；第一电阻和忆阻器的串联连接端作为联想记忆电路的第 二输入端；第二电阻的一端连接至运算比较器的第一输入端，第二电 阻的另一端接地；运算比较器的第二输入端用于连接参考电压，运算 比较器的输出端作为联想记忆电路的输出端；联想记忆电路的

本发明公开了一种基于忆阻器的逻辑非门电路；包括：第六忆 阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作 为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压； 所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的 输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所 述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出 端。本发明能实现现有门电路的逻辑处理功能，提高了电子设

本发明公开了一种基于忆阻器的非易失性 SR 触发器电路；包括忆阻器 ME、定值电阻 Rd、第一 MOS 管、第二 MOS 管、第三 MOS管、第四 MOS 管、第五 MOS 管、第一反相器 N1、第二反相器 N2、第三反相器 N3 以及第四反相器 N4，以及将忆阻器与定值电阻串联构·721·成的分压电路读取模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了 SR 触发器的锁存以及置位和复位功

本发明公开了一种基于忆阻器实质蕴涵操作的计算与存储融合 的处理器及其操作方法；该处理器由多个计算与存储融合单元 (Computing&、Memory-Unit，CMU)通过通信网络相连接。本发明 中使用一种能记忆电阻的器件，即忆阻器。在设计电路时，忆阻器的 阻变特性已参与完成相应的计算，并将计算结果用忆阻器的阻态来保 存，省去了传统计算机系统中将计算结果输出到存储器的步骤，实现 计算与存储的融合。通过通信网络

本发明公开了一种基于忆阻器实质蕴涵操作的计算与存储融合 的处理器及其操作方法；该处理器由多个计算与存储融合单元 (Computing&、Memory-Unit，CMU)通过通信网络相连接。本发明 中使用一种能记忆电阻的器件，即忆阻器。在设计电路时，忆阻器的 阻变特性已参与完成相应的计算，并将计算结果用忆阻器的阻态来保 存，省去了传统计算机系统中将计算结果输出到存储器的步骤，实现 计算与存储的融合。通过通信网络