本发明公开一种沥青路面模量反算方法，包括：对沥青路面的路面结构层进行简化，将相邻且材料类型相同的路面结构层视为简化层，并且每一简化层所包含的结构层之间的模量差值不大于N MPa，将土基单独视为土基层；在土基层及各简化层中布置垂直应变传感器，且保证布置完成的所有垂直应变传感器位于同一垂直方向；在沥青路面表层施加荷载，且该荷载位于各垂直应变传感的正上方，并通过垂直应变传感器采集土基层及简化层的垂直应变数据；将采集到的垂直应变数据作为反算参数进行模量反算；N的取值为250～350。通过该方法将原结构组合简化从而优化了模量反算计算过程，解决了反算模量与实际状态不符的技术难题。

随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。 目前被广泛使用的经典冯·诺依曼计算架构下数据存储与处理是分离的，存储器与处理器之间通过数据总线进行数据传输，在面向大数据分析等应用场景中，这种计算架构已成为高性能低功耗计算系统的主要瓶颈之一：数据总线的有限带宽严重制约了处理器的性能与效率，且存储器与处理器之间存在严重性能不匹配问题。忆阻器存算一体系统把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用阻变器件进行数据存储与处理，通过将器件组织成为交叉阵列形式，实现存算一体的矩阵向量乘计算。忆阻器存算一体系统可以避免数据在存储和计算中反复搬移带来的时间和能量开销，消除了传统计算系统中的“存储墙”与“功耗墙”问题，可以高效、并行的完成基础的矩阵向量乘计算，未来极有潜力成为支撑人工智能等新兴应用的核心技术。 清华大学吴华强教授团队实现了材料与器件、电路设计、架构和算法的软硬件协同等多方面原始创新，解决了系统精度损失等被广泛关注的难题： 材料与器件创新。科研团队选择了电学特性稳定的二氧化铪作为忆阻层核心材料，提出了通过插入少量氧化铝层来固定离子分布、抑制晶粒间界形成的新理论，提出了引入热增强层的新原理器件结构，成功抑制了忆阻器非理想特性的产生。 电路设计创新。开发了一套忆阻器与晶体管的混合电路设计方法，提出“差分电阻”设计思想，采取源线电流镜限流设计，抑制了忆阻器电路中可能产生的各种计算误差。 算法创新。提出了混合训练算法，仅用小数据量训练神经网络并只更新最后一层网络的权重，即可将存算一体硬件系统的计算精度达到与软件理论值相同的水平。 “技术链”创新。从“单点技术突破”拓展到“技术链突破”，开发了针对忆阻器存算一体芯片的电子设计自动化（EDA）工具，打通了从电路模块设计到系统综合再到芯片验证的设计全流程。 上述理论和方法发表于《自然》《自然·纳米技术》《自然·通讯》等国际顶级期刊，以及被誉为“集成电路奥林匹克”的“国际固态电路大会”等顶级学术会议。研究成果被“国际半导体技术路线图”和30多部综述文章长篇幅引用。团队已在该研究方向申请国内外专利72项，其中30项已获得授权，知识产权完全自主可控。 团队已研制出全球首款忆阻器存算一体芯片和系统，集成了8个忆阻器阵列和完整的外围控制电路，以更小的功耗和更低的硬件成本大幅提升了计算设备的算力。全系统的计算能效比当前主流的人工智能计算平台——图形处理器（GPU）高两个数量级。团队还设计了一款基于130nm工艺研制的完整忆阻器存算一体芯片，在MNIST数据集上计算速度已超过市面上28nm工艺的四核CPU产品近20倍，能效有近千倍的优势。

项目成果/简介:随着人工智能、大数据、物联网、区块链等新一代信息技术兴起，数据量呈现爆炸式增长，传统计算系统的算力难以满足海量数据的计算需求。与此同时，摩尔定律逐渐放缓，单纯依靠提高集成度、缩小晶体管尺寸来提升芯片及系统性能的路径正面临技术极限，通过引入忆阻器新器件、模拟计算新范式、存算一体新架构，将拓展出全新的高性能人工智能芯片与系统，实现计算能力的飞跃。

01项目背景 片上网络将片上路由器按照一定的拓扑结构互连，从而构成一个片上微网络结构。不同功能的IP核通过网络接口NI接入到片上网络中来，网络接口对IP核发送的数据进行数据封装，形成固定格式的分组。片上路由器根据分组的目的地址信息，将数据分组在网络中正确的传输到目的IP核。片上网络可以为系统中任意一对IP核之间实现透明的数据通信。互连网络中的一些控制协议，例如流量控制机制、路由算法、任务调度机制、服务保障机制等，都可以应用到片上网络中来，以提高系统的通信效率。由于片上网络采用分组交换，IP核之间数据通信的基本数据单元是分组，不同的分组根据目的地址信息在网络中独立传输。片上网络技术能够有效的克服基于总线结构的片上系统在大规模集成下的瓶颈，在时延、吞吐、功耗、可扩展性和可靠性等方面体现出了巨大的优势。多核，多片架构将成为芯片设计的发展趋势。 处理器多芯片之间的通信已经成为制约系统性能的瓶颈，处理器之间进行数据交互的能力或将成为下一个集成电路发展的关键技术指标。针对不同应用场景和性能要求，根据各自的架构设计出更适合的高效而可靠的片间互连(NetworkonPackage，NoP)协议，将使得集群芯片的性能得到进一步优化。 02项目简介 研究基于路由交换的异构计算系统算力扩展总体架构，包含异构计算资源节点之间、片上交换路由与片上处理资源之间、片上处理资源与外部接口之间的互连结构与互连拓扑，如图3所示。 设计与物理层解耦的轻量级网络架构，使之可以在不同的物理连接方式之上灵活的构建多种拓扑的网络。针对机载计算任务的算力提升需求，研究异构计算节点的算力扩展问题，通过基于路由交换的、可扩展的互连构建异构计算系统，采用轻量化互连协议实现异构计算节点的低延时、高带宽互连，验证基于路由交换的异构计算系统对于特定应用的高速并行分布式处理效果。本系统的主体思想是将片上网络（NetworkonChip，NoC）互连协议扩展到片间互连（NetworkonPackage，NoP），实现芯片内部计算资源到集群芯片的延伸。

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