已有样品/n重点突破智能终端深度学习处理器芯片设计，研发并改进CNN、RNN 等深度学 习算法和技术，设计并研发Alex、Caffe、Torch等常用的深度学习架构。深度学习 处理器芯片支持CNN/DNN/MLP等主流深度学习神经网络算法，基于深度学习处理器 芯片的智能设备可运行手写数字识别等任务；深度学习处理器芯片处理imagenet测 试集图像分类任务达到30帧/s，芯片面积不超过60平方毫米，单芯片功耗不超过 20W，所研发的芯片性能功耗比超过目前智能终端所使用的主流CPU的100倍。最终 在

产品详细介绍           全频带全双工自适应回声消除技术；           全频带动态自适应降噪技术，降噪电平最高达18dB；           智能混音和话筒优选技术；           MIC-INPUT网口麦克风输入接口，可接入1路无线麦克和2路有线麦克；           2路平衡式话筒输入，支持48V幻象供电，采用凤凰端子；           4路平衡式线路输入，采用凤凰端子；           6路平衡式线路输出，采用凤凰端子；           采样率48kHz，A/D和D/A、24-bit；           自适应算法，简单通过拨码开关选择不同功能；           每路输入、输出均可单独增益调节；           支持采用网线、无线传输音频信号；           支持无线麦、有线麦闪避功能，确保无线麦、有线麦均有声音输入时，突显无线麦声音。            MC220E是教育常态化录播和远程互动系统配套的远讲语音回声消除，内置高品质全频带自适应回声抵消、数字降噪、混响抑制等语音处理算法；支持采用网线、无线传输音频信号，使安装异常简便，只需通过简单连接即可使整个系统达到极好的远程互动音频效果，满足双师课堂、远程教育及网络会议的高音质音频需求，并提供优质的前端采集音频供录播系统使用。 参数 值 频率响应 (20Hz~20kHz @ +4dBu):   麦克风通道 +0/-2dB 线路输入通道 +0/-0.5dB THD +N (1kHz @ +4dBu):   麦克风通道 < 0.009% 线路输入通道 < 0.007% 等效噪声 < -84dBu(20Hz~20kHz@22dB) 动态范围 > 105dB(20Hz~20kHz@0dB) 最大输入电平：   麦克风通道 -2dBu 线路输入通道 20dBu 最大输出电平（平衡） 20dBu 最大增益   麦克风通道 50dB 线路输入通道 0dB 输入阻抗   麦克风通道 2.2千欧姆 线路输入通道 20千欧姆 输出阻抗 400欧姆 采样率 48kHz A/D-D/A转换器 24比特 幻象电源 +48 VDC

本发明公开了一种面向片式多核处理器的流编译优化方法，包 括：生成软件流水调度表的软件流水调度步骤；根据软件流水调度表 将计算任务所需的数据在片式多核处理器片上的 SPM 和主存上进行 缓存分配的存储访问优化步骤；根据片式多核处理器的片上网络拓扑 结构确定通信量最小的映射方式，以将软件流水调度表中各个虚拟处 理核根据映射方式调度映射到实际物理核上的通信优化步骤。本发明 的方法结合了流程序与系统结构相关的优化技术，充分发

目前，多媒体视频领域存在多个编码标准，包括 mpeg1/mpeg2/mpeg4/h.264，以及我们国家拥有自主知识产权的 AVS 标准。mpeg4 标准之中又包括 xvid、divx 等，而 h.264 可能 93 合作方式 商谈。4 所属行业领域 电子信息领域。也将存在多种编码标准。其中新的编码标准，如 h.264、VC-1 等，由于其需要较高的处理能 力，仅仅依靠嵌入式 CPU 或 DSP 的多媒体解决方案是无法获得满意的性能指标的，因此必 须采用专用集成电路(ASIC)方法来实现硬件加速功能。但这种 ASIC 设计方法——即通过硬件实现直接提供某种(些)编码格式的支持缺乏灵 活性，一旦有种新的编码标准推出，就需要重新设计开发芯片。面对众多的媒体编码标准， 这种方式增加了设计以及应用成本。而就目前市场发展来看，多种视频编解码技术将长期共 存，迫使芯片业界必须迅速攻克灵活性、兼容性等难题。为解决这一问题，清华大学设计了 一种软硬件混合的多媒体处理器解决方案，支持 mpeg1/mpeg2/mpeg4 /h.264/AVS 视频标准 以及相关的音频编码标准。其核心是设计一种多媒体处理芯片，该芯片对于通用的多媒体编 码中的计算密集型的数据处理，如运动补偿算法(Motion Compensation)、反离散余弦变化 (iDCT)、色彩空间转换等，采用 ASIC 实现。在此硬件平台之上，设计一套与具体标准无 关的多媒体处理通用软件开发接口，实现软硬件混合的媒体处理。这样就能够增加媒体处理 的灵活性——可以通过修改软件来支持新的编码标准或者新的应用。

面向客户的嵌入式系统应用要求，采用0.25um工艺，设计主频100MHz以上专用的嵌入式微处理器SoC芯片：32位嵌入式微处理器芯片——SEP3201、高性能32位嵌入式微处理器芯片——众志805、基于ARM内核的32位嵌入式微处理器芯片——Garfield2、Garfield3、Garfield4、Garfield5，如图所示。

1 成果简介语音识别在嵌入式芯片上实现的主要矛盾是算法实现的性能精度与芯片功耗、速度之间的矛盾，一个性能较好的 800 条典型汉语普通话语音识别算法以纯粹软件嵌入方案实现通常需要 200MIPS 以上 ARM（ Advanced Risc Machine） MCU 处理速度，因此我们提出语音识别集成电路 IP 与协处理器来克服以上的问题，通过关键运算的硬件化映射来大幅提高语音识别计算的功耗和处理速度。该设计可作为语音识别集成电路 IP 放入客户的 SoC 芯片中，也可作为协处理器放在片外。 关键性能指标如下： *工艺：苏州 HJTC 0.18um 1P6M 标准 CMOS 工艺 *管芯面积： 1.5 x 2mm *逻辑规模： 3 万等效门（标准二输入与非门，不含 SRAM） *I/O 数： 52 封装: CQFP64 *存储规模：片上集成 1 片单口 SRAM，共 4K×16 比特 *供电电压：核心部分->1.8V， IO 部分->3.3V *正常工作频率： 20MHz（最高工作频率 100MHz） *功耗： 80uW/MHz *速度： 4us/帧（特征维数取 27，时钟频率取 20MHz） 图 1 语音识别集成电路版图图 2 ARM+语音识别协处理的测试系统表 1 与其他语音识别芯片的对比2 应用说明语音识别 IP 或协处理器基于对高斯混合模型计算的优化，适合于各种 HMM 模型的模式识别计算，在语音识别、说话人识别、说话人确认、语音合成等方面均可以广泛应用。 语音识别 IP 或协处理器以加速 ASIC 的模式工作，相同时钟主频下计算性能是 TI C54x系列 16bit DSP 的 5.5 倍以上，对主系统计算性能提升可以达到 4~8 倍。 语音识别 IP 或协处理器对于性能要求型场合和功耗限制型场合都十分适合，芯片支持16bit 并行总线接口，适合于各种 32 位/16 位 MCU 系统，迅速为系统集成高性能语音处理能力。3 应用范围车载导航， GPS 手机，支持大规模识别词表（例如万条以上的地名）支持模糊语音检索；低端手机平台，支持语音拨号、语音控制，支持用户身份确认、声纹密码。4 效益分析语音识别 IP 或协处理器芯片可应用拓展到个人移动信息终端的全市场空间，以 GPS 产品为例，细分的预装 GPS、个人导航设备（ Portable Navigation Device， PND）， GPS 手机三种产品，根据 CCID（ Consulting China Research Center）咨询公司预测 2008 年这三者分别约占到全球市场总量的 15%、 35%和 50%。快速增长的 GPS 市场，对语音识别功能有着非常迫切而又实际的需求， GPS 应用提出的超大规模词表、高混淆度和高环境复杂度这一系列语音识别的技术难题，也只能由语音识别芯片解决。语音识别加快了人机交互与地名等信息的检索，可提高驾驶期间操作 GPS 的行车安全性，同时可以反过来进一步促进 GPS 产品的销售增长。 语音识别技术通过芯片在性能得到大幅提升后，将摆脱传统的人名拨号功能，可用于菜单控制、地名、信息、多媒体内容的检索等等。而语音识别芯片使得低功耗和低成本的要求得以满足，有望成为手机人机交互界面（ Man-Machine Interface， MMI）发展的新技术增长点，移动通信领域的市场潜力特别巨大。

本项目是用 28 纳米 FPGA 器件实现了一枚《万兆网络多核处理器》SOC 芯 片。该芯片目标客户是路由器、交换机、防火墙网络设备整机厂商和网络技术 科研、监管机构。该芯片用于拓展网络带宽到 10Gbps，支持 Open Flow 协议， 兼容 IPV4/IPV6 协议，是 SDN 控制器的基础载体，NFV 的运行平台。该芯片是 互联网产业的核心器件、重要的战略物资，国内空白，国家急需。该项目的产 业化包含 SOC 芯片推广，FPGA→ASIC 转化、网络设备整机生产 3 部分。适合 创办的企业为 Fabless 模式集成电路芯片设计为主和网络装备整机生产为辅的电 43 子信息类股份制高科技企业。

本发明公开了一种利用 Xeon-Phi 协处理器提升布隆滤波器处理 性能的系统及方法，包括：性能采样模块、任务调度模块、通信模块 和任务处理模块。性能采样模块用于获取宿主端和协处理器端的处理 能力，决定两端分配的任务比例；任务调度模块控制宿主端和协处理 器端之间整体的任务调度；通信模块管理宿主端和协处理器端的通讯； 任务处理模块负责任务的查询与计算。系统将每个任务分配给相应的 线程，每个线程在一个私有的子向量进行处理

本发明公开了一种基于多核式处理器的高速数码印花处理系统，包括千兆以太网接口、I2C接口、StreamIO接口和多核处理器；多核处理器包括命令接收单元、命令处理单元、命令输出单元、数据接收单元、压缩数据缓存单元、数据解压单元、解压数据缓存单元和数据输出单元；同时本发明还公开了一种基于多核式处理器的高速数码印花处理方法。本发明以高性能多核处理器为核心，通过千兆以太网和StreamIO接口来完成打印数据从PC机到打印喷头的高速传输，通过千兆以太网和I2C接口实现打印命令的处理和转发，同时完成打印图像数据的解压缩和图像旋转等处理工作，大大提高了数码印花系统的工作效率。

本发明公开了一种基于 Nios-II 处理器的编码器接口测试装置， 包括 FPGA 芯片和与其相连的增量式 TTL 接口模块、增量式正余弦接 口模块、绝对式接口模块、显示屏和 PS/2 接口设备，其中，增量式 TTL 接口模块用于与增量式 TTL 接口类型的编码器连接，增量式正余 弦接口模块用于与增量式正余弦接口类型的编码器连接，绝对式接口 模块用于与绝对式编码器连接，以将其输出的串行数字信号进行差分 信号和单端信号之间相互转换， FPGA 芯片包括有内嵌在片内的 NiosII 处理器，其对输入的信号进行处理，实现对编码器接口的测试。本发 明的装置可以解决现有编码器测试平台中编码器接口不能相互兼容问 题和携带不方便问题，具有成本低、功能强、体积小、结构紧凑、集 成度高的特点。